微電子技術的不斷進步使得電子信息系統朝著多功能化、小型化與低成本的方向全面發 展。隨著晶圓代工制程不斷縮小，摩爾定律逼近極限，先進封裝是后摩爾時代的必然選擇。

     根據Yole于2021年9月發布的關于半導體封裝市場報告介紹，2020 年的先進封裝市場規模為 300億美元，預計在2020到2026年間的年復合年增長率約為 8%，那就意味著到 2026 年，整個先進封裝達到475億美元。同時，傳統封裝市場在 2020-2026 年間也將以 4.3% 的復合年增長率增長。整個封裝市場在2020到2026 年的CAGR則為 6%，分別達到500億美元和954億美元。在2014到2026年間，先進封裝將以7.4%的年復合年增長率增長，按照該統計，先進封裝市場將從2014 年的200億美元增加到 2026 年的475億美元。

一、先進封裝技術越來越重要

      摩爾定律指引集成電路不斷發展。摩爾定律指出：“集成電路芯片上所集成的電路的數目，每隔18-24個月就翻一倍；微處理器的性能提高一倍，或價格下降一半。”根據摩爾定律，制程節點以0.7倍（實際為根號2的倒數）遞減逼近物理極限，從1μm、0.8μm、0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、22nm、16nm、10nm、7nm，一直發展到未來的5nm、3nm，事實上90nm節點以前特征尺寸完全對應柵極長度，自65nm開始各廠商節點名稱的定義越來越模糊，已不能完全對應器件的物理尺寸。目前14nm、10nm的節點名稱大致對應柵極長度的一半。

 遵循摩爾定律，縮小晶體管尺寸，依舊可以提升產品性能。但是高昂的開發費用和資本支出導致單個晶體管成本不像之前隨著性能的提升而下降，開發更先進的制程已經不再經濟。另一方面摩爾定律已經接近極限。2017年10nm制程已經發展到量產的階段，非常接近FinFET工藝物理極限5nm。

圖：追逐摩爾定律的廠商隨著工藝節點的提升逐漸減少

從技術發展角度來看，當工藝節點從16/12nm向3nm、2nm演進，甚至跨過納米門檻后，先進的邏輯技術能否繼續提供未來計算系統所需的能源效率，成為行業關心的重點。而從市場趨勢來看，過去十年中，數據計算量的發展超過了過去四十年的總和，云計算、大數據分析、人工智能、AI推斷、移動計算，甚至自動駕駛汽車都需要海量計算。  

     在這種情況下，集成電路產業將走向何方，產業界和學術界給出了比摩爾定律更為多元化的答案：More Moore（深度摩爾）、More than Moore（超越摩爾）、Beyond CMOS將是未來的發展方向。

      深度摩爾是在現有硅基CMOS基礎上，在器件結構、溝道材料、連接導線、高介質金屬柵、架構系統、制造工藝等方面進行創新研發，沿著摩爾定律進行升級，延續摩爾定律（18個月左右晶體管數量翻番）的生命。同時更加注重功耗的降低。FinFET技術、EUV光刻是典型代表。業界認為5 nm將會是硅基CMOS技術的物理極限。      
      超越摩爾側重于根據應用場景來實現芯片功能的多樣化。 這可以通過三條路徑來實現：優化算法和電路設計；多個功能模塊封裝于一個芯片中；開發新功能芯片。因此封裝將會發揮越來越重要的作用。      
      Beyond CMOS是指打破硅基晶體管結構和材料限制，研發全新的晶體管來取代硅基CMOS。新的器件要具有高性能、低功耗、可接受的制造成本、足夠穩定以及適合于大規模制造等特性。潛在的技術主要有：隧穿 FET（Tunneling FET， TFET）、 Nano-electromechanical Switch (NEMS)、 單電子晶體管（Single Electron Transistor， SET)、量子元胞自動機（Quantum Cellular Automata， QCA)、Atomic Switch、自旋 FET（Spin FET）、石墨烯FET（Graphene FET）、碳納米管FET（Carbon Nanotube FET）、納米線FET（Nanowire FET）等

于是，一條不再是直線的IC技術發展路線，以及市場對創新解決方案的需求，將封裝，尤其是先進封裝技術，推向了創新的前沿。

從發展必要性出發，先進封裝的優點是顯而易見的：

 1）、新的先進封裝可以跨過技術瓶頸。因為利用新節點生產，其光罩尺寸相關的設備需求不容易滿足，生產成本大幅提升，晶體管持續小型化的經濟效益不突出。

 2）、并非每個邏輯功能(IP)都需要相同的工藝節點。所以通過小芯片(Chiplet)的形式，利用IP模塊化方法設計新SiP，實現異構整合，會比SoC更有優勢。

 3）、傳統IC封裝設計周期長，需要預定義/固定的機械結構，解決熱、電、電磁的方法雖然較容易，但速度與運算效能不容易提升。

       4）、最新的2.5D/3D-IC、FOWLP封裝技術，正在進行的關于Chiplet標準交換格式的討論，如(AIB、BoW、HBM等)，都有助于下一代多芯片或異構整合(HI)設計所需的電路板設計開發，對于人才的招募與專業知識積累也較容易。

 此外，半導體產業也將逐漸從技術驅動轉變為應用驅動。目前移動產品仍是半導體產業主要的推動力，其朝小尺寸、多功能、高速化發展，帶動先進封裝技術導入。未來物聯網、5G、人工智能、汽車電子、AR/VR、云計算等將會興起，市場驅動力將多元化，對產品多樣化也提出了需求。先進封裝是滿足不同應用需求的重要手段。隨著晶圓代工制程不斷縮小，摩爾定律逼近極限，先進封裝是后摩爾時代的必然選擇，包括倒裝、晶圓級封裝、扇出型封裝、3D封裝、系統級封裝等。

 二、封測技術及發展方向

       半導體的生產過程可分為晶圓制造工序（Wafer Fabrication）、封裝工序（Packaging）、測試工序（Test）等幾個步驟。其中晶圓制造工序為前道（Front End）工序，而封裝工序、測試工序為后道（Back End）工序。封裝是指將生產加工后的晶圓進行切割、焊線塑封，使電路與外部器件實現連接，并為半導體產品提供機械保護，使其免受物理、化學等環境因素損失的工藝。測試是指利用專業設備，對產品進行功能和性能測試，測試主要分為中測和終測兩種。

      半導體企業的經營模式可分為垂直整合和垂直分工兩大類。采用垂直整合模式（Integrated Device Manufacturer，IDM）的企業可以獨立完成芯片設計、晶圓制造、封裝和測試等生產環節，代表企業包括英特爾、三星等。垂直分工模式為Fabless設計+Foundry制造+OSAT封測。Fabless芯片設計公司采用無晶圓廠模式，只負責研發設計和銷售，將晶圓制造、封裝、測試外包出去，代表企業包括高通、英偉達等；Foundry晶圓代工廠僅負責晶圓制造，代表企業包括臺積電、中芯國際等；OSAT（Outsourced Semiconductor Assembly and Testing）為外包封測企業，僅負責封裝測試環節，代表企業包括日月光、安靠、長電科技等。

  1、 封測生產流程

      晶圓代工廠制造完成的晶圓在出廠前會經過一道電性測試，稱為晶圓可接受度測試（Wafer Acceptance Test，WAT），WAT測試通過的晶圓被送去封測廠。封測廠首先對晶圓進行中測（Chip Probe，CP）。由于工藝原因會引入各種制造缺陷，導致晶圓上的裸Die中會有一定量的殘次品，CP測試的目的就是在封裝前將這些殘次品找出來，縮減后續封測的成本。在完成晶圓制造后，通過探針與芯片上的焊盤接觸，進行芯片功能的測試，同時標記不合格芯片并在切割后進行篩選。CP測試完成后進入封裝環節，封裝工藝流程一般可以分為兩個部分，用塑料封裝之前的工藝步驟稱為前段操作，在成型之后的工藝步驟稱為后段操作。基本工藝流程包括晶圓減薄、晶圓切割、芯片貼裝、固化、芯片互連、注塑成型、去飛邊毛刺、上焊錫、切筋成型、打碼等。因封裝技術不同，工藝流程會有所差異，且封裝過程中也會進行檢測。封裝完成后的產品還需要進行終測（Final Test，FT），通過FT測試的產品才能對外出貨。

  2、 封裝技術不斷演進

  封裝技術正逐漸從傳統的引線框架、引線鍵合向倒裝芯片、硅通孔、嵌入式封裝（ED，Embedded Die Package）、扇入/扇出型晶圓級封裝、SiP封裝、系統級封裝（SoP，System on Package）等先進封裝技術演進。芯片的尺寸繼續縮小，引腳數量不斷增加，集成度持續提升。

圖：封裝技術的演進

   具體而言，傳統封裝包括DIP、SOP、TSOP、QFP、WB BGA等；而先進封裝包括倒裝類（FlipChip、Bumping）、晶圓級封裝（WLCSP、FOWLP、PLP）、2.5D封裝（Interposer）和3D封裝（TSV）等。

（1）FCBGA

 倒裝芯片與傳統的引線鍵合技術的區別在于前者將芯片面朝下，與基板直接通過焊球連接，不再需要引線，芯片與外部電路的距離縮短。芯片I/O密度提高、尺寸縮小、電氣性能改善。     

     （2）晶圓級封裝
     晶圓級封裝通常直接在晶圓上進行大部分或全部封測工藝，再切割成單顆芯片。再分布層(RDL，Redistribution Layer)與凸塊(Bump)技術為其I/O布線的一般選擇，由此無需使用IC載板，從而降低了厚度和成本。

晶圓級封裝可以實現較小尺寸封裝，如：芯片尺寸封裝（CSP，Chip Scale Package）。由于引腳全部位于芯片下方，I/O數受到限制，該類型一般又稱為晶圓級芯片尺寸封裝（WLCSP，Wafer Level Chip Scale Package）或扇入型晶圓級封裝（Fan-In WLP）。目前多用于低引腳數消費類芯片。
      WLP可分為扇入型晶圓級封裝（Fan-In WLP）和扇出型晶圓級封裝（Fan-Out WLP）兩大類。扇入型直接在晶圓上進行封裝，封裝完成后進行切割，布線均在芯片尺寸內完成，封裝大小和芯片尺寸相同；扇出型則基于晶圓重構技術，將切割后的各芯片重新布置到人工載板上，芯片間距離視需求而定，之后再進行晶圓級封裝，最后再切割，布線可在芯片內和芯片外，得到的封裝面積一般大于芯片面積，但可提供的I/O數量增加。

 隨著I/O數目增加，焊球間距不斷減小。持續降低焊球間距將會導致下游PCB制造成本增加。扇出型晶圓級封裝（Fan-Out WLP）應運而生。

 扇出（Fan Out，FO）是相對扇入而言，“扇入”只能向內走線，而在扇出型封裝中，既可以向內走線，也可以向外走線，從而可以實現更多的I/O，以及更薄的封裝。目前量產最多的是晶圓級扇出型產品。

 扇出型封裝工藝主要分為Chip first和Chip last兩大類，其中Chip first又分Die down和Die up兩種。

 扇出型封裝生產工藝的關鍵步驟包括芯片放置、包封和布線。芯片放置對速度和精度的要求很高，放置速度直接決定生產效率，從而影響制造成本；放置精度也是決定后續布線精度的關鍵性因素。包封需要對包封材料進行填充和加熱，這一過程不僅可能導致已放置好的芯片發生移位，還有可能因包封材料與芯片的膨脹系數的不同而造成翹曲，這兩者都會影響后續的布線環節。布線成功率是決定最終封裝成品率的關鍵因素，另一方面，布線設備是整個生產設備中最昂貴的，對制造成本的影響很大。

 Fan-Out是指通過再分布層將I/O 凸塊擴展至芯片周邊，在滿足I/O數增大的前提下又不至于使焊球間距過小而影響PCB工藝。Fan-Out封裝是近期先進封裝技術中的熱門話題。臺積電的InFO（Integrated Fan Out）封裝技術用于iPhone處理器。

 扇出型晶圓級封裝的優勢在于縮小芯片尺寸，降低成本（無需載板），散熱、能耗及性能方面較倒裝也有改善。工藝上也面臨著加工過程中翹曲、裸晶在載板上的位置精度、裸晶與載板界面處的平整性、多芯片封裝等問題。 

    （3）2.5D封裝（Interposer）和3D封裝（TSV）

      硅通孔技術（TSV）是指在晶圓片上打孔，在孔中填充導電材料實現芯片之間、芯片與外部之間互聯的技術，被認為是目前半導體行業最先進的技術之一。硅通孔技術具有互連距離短、集成度高的優點，能夠使芯片在三維空間堆疊密度最大，并提升芯片性能、降低功耗、縮小尺寸。該技術是實現異質集成的重要手段，未來將廣泛的用于2.5D/3D IC。

3D封裝又稱為疊層芯片封裝技術，是指在不改變封裝體尺寸的前提下，在同一個封裝體內于垂直方向疊放兩個以上芯片的封裝技術，它起源于快閃存儲器(NOR/NAND)及SDRAM的疊層封裝，可以實現不同類型芯片的異質集成，目前在存儲芯片上已有較多應用。

3D封裝可采用凸塊或硅通孔技術（Through Silicon Via，TSV），TSV是利用垂直硅通孔完成芯片間互連的方法，由于連接距離更短、強度更高，能實現更小更薄而性能更好、密度更高、尺寸和重量明顯減小的封裝，而且還能用于異種芯片之間的互連。

     2.5D封裝是在基板和芯片之間放一個硅中間層，這個中間層通過TSV連接上下部分。

    （4）SIP封裝

根據國際半導體路線組織（ITRS，International Technology Roadmap for Semiconductors）的定義，SiP是對不同芯片進行并排或疊加的封裝方式。疊加的芯片可以是多個具有不同功能的有源電子元件與/或無源器件，也可以是MEMS或者光學器件。封裝在一起之后成為可以實現一定功能的系統。
      相對簡單的Side by Side的多芯片模組（MCM，Multi-chip Module）技術（2D Package）、更復雜的多芯片封裝（MCP，Multi-chip Package）技術、芯片堆疊(Stack Die)技術等均可以用來構建集成多種功能的SiP系統（2.5D/3D IC）。SiP可以有效突破SoC在整合芯片過程中的限制，大幅降低設計端和制造端成本，同時具備客制化的靈活性。SiP在超越摩爾的發展路徑中具有十分重要的地位。
      臺積電推出的InFO和CoWoS（Chip-on-Wafer-on-Substrate）屬于2.5D IC封裝。該技術是把不同的芯片集成在一塊硅載板（silicon interposer）上，并在載板上布線實現互連。CoWoS針對高端市場，連線數量和封裝尺寸都比較大。InFO針對性價比市場，封裝尺寸較小，連線數量也比較少。2.5D比3D IC封裝成本更低，但是堆疊芯片的3D封裝比同樣的SiP系統的2.5D封裝尺寸更小。此外堆疊芯片還可以帶來功耗降低、傳輸速率提升等性能方面的改善。

 SoC（系統級芯片，System-on-a-Chip）與SiP的區別在于SoC的集成是從晶圓片上制作出來，而SiP的集成是將不同的芯片或裸晶（Die）封裝在一起。目前高端數字工藝（例如16nm FinFET）用于模擬和射頻模塊并不適合。首先高端工藝的額定電源電壓很低，導致模擬/射頻模塊設計非常困難。其次高端工藝的掩模制造成本非常高，而模擬/射頻模塊的晶體管密度遠低于數字模塊，使用高端工藝制造模擬/射頻模塊并不劃算。采用SoC方式集成研制難度大、開發時間長、制造成本高。因此采用先進封裝技術將高端工藝制造的數字模塊，比較成熟的工藝來實現模擬/射頻模塊，用硅通孔等技術實現模塊間互連，封裝在一起形成SiP系統，可以加快開發速度，制造低成本和高集成的芯片。

  3、先進封裝的下游應用

       可以看到，隨著芯片工藝節點的提升，對封裝工藝的精度也在逐步提升，隨著技術的發展，封裝工藝的進度逐步在提升。目前，傳統封裝工藝主要應用于IOT類的應用以及存儲、傳感器、模擬器件中，而GPU、CPU、ASIC和FPGA等芯片已普遍使用先進封裝工藝。

 三、先進封裝市場及其市場格局
 1、先進封裝的市場規模

      據Yole介紹，2020 年的先進封裝市場規模為 300億美元，預計在2020到2026年間的年復合年增長率約為 8%，那就意味著到 2026 年，整個先進封裝達到475億美元。同時，傳統封裝市場在 2020-2026 年間也將以 4.3% 的復合年增長率增長。整個封裝市場在2020到2026 年的CAGR則為 6%，分別達到500億美元和954億美元。在2014到2026年間，先進封裝將以7.4%的年復合年增長率增長，按這個統計，先進封裝市場將從2014 年的200億美元增加到 2026 年的475億美元。

      由于先進封裝市場的持續發展勢頭，其在整個半導體市場中的市場份額將持續增加并將在2026年占有近 50%的市場份額。就 300mm 而言wafer starts,，傳統封裝仍占主導地位，合并占整個市場的近 72%。

     2020 年，倒裝芯片約占 AP 市場的 80%，并將繼續占據重要地位。據預估，到 2026 年，倒裝芯片占先進封裝的市場份額 約為72%。再看其他不同的先進封裝平臺，3D/2.5D堆疊和扇出將分別增長約 22% 和 16%，并且采用率將繼續在各種應用中增加。主要市場是在移動方面，扇入 WLP (WLCSP) 在2020-2026 年將以5%的年復合年增長率增長。

      根據Yole的數據，全球封測行業市場規模保持平穩增長，預計從2019年的680億美元增長到2025年的850億美元，年均復合增速約4%。根據中國半導體行業協會的數據，中國封測行業市場規模從2011年的976億元增長到了2019年的2350億元，年均復合增速約11.6%，顯著高于全球增速。

  摩爾定律的放緩、異質集成和各種大趨勢（包括5G、AI、HPC、物聯網等）推動著先進封裝市場強勢發展。根據Yole的數據，2019年全球先進封裝市場規模約290億美元，預計2025年增長到420億美元，年均復合增速約6.6%，高于整體封裝市場4%的增速和傳統封裝市場1.9%的增速。

      從下游應用市場來看，移動設備和消費電子對集成度要求高，是先進封裝最大的細分市場，2019年占比達85%，2019-2025的CAGR為5.5%，略低于整體增速，2025年將占先進封裝市場的80%。電信和基礎設施是先進封裝市場中增長最快的細分市場，CAGR約為13%，市場份額將從2019年的10%增至2025年的14%。汽車與運輸細分市場在2019年至2025年期間將以10.6%的CAGR增長，到2025年達到約19億美元，但其在先進封裝市場中所占的份額仍將持平，約4%。

 從技術分類來看，3D堆疊封裝、嵌入式芯片封裝、扇出型封裝在2019年到2025年的增速更高，CAGR分別為21%、18%、16%。扇出型技術進入移動設備、網絡和汽車領域；3D堆疊技術進入AI/ML、HPC、數據中心、CIS、MEMS/傳感器領域；嵌入式芯片封裝進入移動設備、汽車和基站領域。

從晶圓數來看，2019年約2900萬片晶圓采用先進封裝，到2025年增長為4300萬片，年均復合增速為7%。其中倒裝技術占比最高，3D封裝增速最快。

      2、先進封裝的市場格局

目前，OSAT 主導著 AP 市場，約占市場的 70% 的waferstarts。全球三大OSAT廠商為日月光、安靠及大陸長電科技。國產廠商中，長電科技、通富微、華天分列全球第三、第五及第六。

然而，在封裝的高端段（2.5D/3D 堆疊，高密度扇出），大型代工廠（如臺積電）以及 IDM，（如英特爾、三星）則占據市場主導地位。這些玩家正在大力投資 AP 技術，并且有助于從基板上移動封裝到晶圓/硅平臺。

     Yole估計，臺積電2020年在先進封裝市場賺了36億美元，并宣布 2021 年在先進封裝方面的資本支出為28億美元，其先進封裝業務有 SoIC、SoW 和 InFO 變體，以及CoWoS 產品線。

英特爾在各種領域的投資AP 產品組合，例如 Foveros、EMIB、Co-EMIB，這是實施其公布的 IDM 2.0 戰略的關鍵。他們計劃利用外部和內部制造資源專注于設計獲勝和增加市場份額，增強英特爾在客戶端和數據方面的領先地位。

三星正在積極投資在 AP 技術，以促進其代工業務，并展望取代臺積電。

     從地區來看，封測產能最高的是中國臺灣、中國大陸及美國，分別占全球產能的52%、21%及15%。

      后續正文，詳見《先進封裝技術綜述二》。